Active-HDL Zintegrowane środowisko do projektowania i weryfikacji cyfrowych układów

Pakiet Active-HDL stanowi zintegrowane, graficzne środowisko wspomagające proces projektowania cyfrowych układów scalonych z wykorzystaniem języków VHDL, Verilog, SystemVerilog oraz C/C++. Po raz pierwszy zaprezentowany został w 1997 roku. Od tamtej pory z naszego oprogramowania korzysta ponad 10000 użytkowników na całym świecie. Rosnącą popularność Active-HDL zawdzięcza swojej wysokiej wydajności i łatwości obsługi. Firma Aldec dedykuje pakiet Active-HDL wszystkim inżynierom i zespołom projektantów dla których priorytetem jest wydajność i funkcjonalność.

    góra

Riviera-PRO Środowisko przeznaczone do weryfikacji układów ASIC oraz FPGA

Riviera-PRO jest środowiskiem zaprojektowanym do weryfikacji bardzo dużych projektów. Produkt ten od początku był tworzony z myślą o najbardziej złożonych zastosowaniach. Riviera-PRO PRO umożliwia pracę w 64 bitowym środowisku, z wykorzystaniem dziesiątek gigabajtów pamięci oraz milionami sygnałów. Riviera-PRO jest produktem multiplatformowym (Windows, Linux, Sun Solaris) opartym o symulator języków Verilog i VHDL oraz wspierającym nowe standardy takie jak: SystemVerilog, SystemC i Asercje. Pakiet przeznaczony jest dla najbardziej wymagających klientów, realizujących bardzo duże projekty.

    góra

HES Hardware Embedded Simulation

Gdy symulacja zabiera zbyt wiele czasu, warto rozważyć możliwości weryfikacji sprzętowej. HES to połączenie symulacji funkcjonalnej z systemem sprzętowej akceleracji symulacji. Komputerowa karta z PCI interface pozwala inżynierom na załadowanie całości lub części projektu bezpośrednio do układu FPGA, co pozwala nawet stukrotnie zredukować czas symulacji. Unikalna technologia zastosowana w kartach HES, pozwala na automatyczne wykrycie tych obszarów projektu, które podczas symulacji zabierają najwięcej czasu i symulowanie ich w sprzęcie.

Więcej informacji można znaleźć pod adresem www.alatek.com

    góra

Server Farm Manager

Interfejs Server Farm Managera firmy Aldec dostępny jest przez przeględarke internetową. Server Farm Manager w automatyczny sposób planuje i wykonuje testy, zapisuje rezultaty symulacji, a także generuje raporty z dziesiątek tysięcy równlolegle wykonywanych symulacji. Proces weryfikacji optymalizowany jest poprzez maksymalizacje wykorzystania zasobów, automatyczne porównywanie wyników z referencjami. Dostęp do nieudanych testów i raportów prezentujących postęp weryfikacji możliwy jest za pomocą Intranetu. SFM zapewnia optymalne wykorzystanie posiadanych przez firmę licencji i mocy obliczeniowej, zarówno dedykowanych serwerów 32-u i 64-o bitowych oraz stacji roboczych.

    góra

IP Cores

Stale rosnący rozmiar projektów wymusza zwiększenie wydajności. Dzięki zastosowaniu gotowych elementów (IP Cores) takich jak interfejsy USB, szeregowe I/O oraz filtry FIR, projektanci mogą tworzyć kompleksowe projekty w znacznie krótszym czasie. Zastosowanie wcześniej przetestowanych i zaimplementowanych elementów, pozwala również na znaczącą redukcję kosztów.

    góra

Evita — Samouczki dla języków VHDL i Verilog

Aldec stworzył interaktywne narzędzia pozwalające na zapoznanie się z językami opisu sprzętu (HDL). Dzięki programowi Evita, w łatwy i przystępny sposób tysiące studentów i inżynierów na całym świecie poznało koncepcje i składnię języków HDL. Aplikacje można bezpłatnie pobrać pod adresem http://www.aldec.com/downloads/

    góra

Szkolenia

Aldec przy współpracy z firmą eXsultation Inc. stworzył program szkoleniowy pozwalający na pogłębienie wiedzy z zakresu języków opisu sprzętu (VHDL, Verilog, SystemC) oraz syntezy sprzętowej. W ciągu sześciu lat nasz program wykorzystało i pozytywnie oceniło ponad 8000 inżynierów na całym świecie.

    góra